`timescale 1ns/10ps
module tb_bench;

bit clk=0;
always #5 clk=~clk;
bit rstn=0;
reg [15:0] din = 'h0;
///////////////////////////////////////////////////////////////////////////////////////////////////
// Begin `include "../../bench/tb_bench/tb_body.v"
///////////////////////////////////////////////////////////////////////////////////////////////////
multibits_chk_onehot U_MULTIBITS_CHK_ONEHOT(
    .din (din),
    .ois_onehot()
);
///////////////////////////////////////////////////////////////////////////////////////////////////
// End `include "../../bench/tb_bench/tb_body.v"
///////////////////////////////////////////////////////////////////////////////////////////////////

///////////////////////////////////////////////////////////////////////////////////////////////////
// Begin `include "../../bench/tb_bench/xx_bfm_inst.sv"
///////////////////////////////////////////////////////////////////////////////////////////////////
//bit lck=0; initial begin wait(rstn); repeat(30) @(posedge clk); lck=1; end 
//cru_mon #(.NAME("U_XX  "),.FREQ0(100),.FREQ1(100),.FREQ2(100)) U_XX_MON (.clk(clko ),.lck(lck),.gate_reg(gate_reg),.rstn(rstno),.rst_reg(rstn_reg),.sel_reg(2'b00),.div_reg({11'd0,sel_reg[3:0],1'b0}));
///////////////////////////////////////////////////////////////////////////////////////////////////
// End `include "../../bench/tb_bench/xx_bfm_inst.sv"
///////////////////////////////////////////////////////////////////////////////////////////////////

`include "../../bench/tb_bench/include.v"

///////////////////////////////////////////////////////////////////////////////////////////////////
// Begin `include "../../bench/tb_bench/testcase/xx_lib.v"
///////////////////////////////////////////////////////////////////////////////////////////////////
// task xx(input bit[31:0] xx, output bit[31:0] xxo);
// begin
// end
// endtask
///////////////////////////////////////////////////////////////////////////////////////////////////
// Begin `include "../../bench/tb_bench/testcase/xx_lib.v"
///////////////////////////////////////////////////////////////////////////////////////////////////

`include "./testcase.v"
//`include "`TC_FILE"
 
//////////////////////////////////////////////////////////////////////////////
//    wave capture
//////////////////////////////////////////////////////////////////////////////
//initial begin
//    $vcdpluson(tb_cru);
//end

// initial begin
//     $fsdbDumpfile("sim.fsdb");
//     $fsdbDumpvars(tb_cru);
//     $fsdbDumpMDA(tb_cru);
//     $fsdbDumpvars("+mda");
//     $fsdbDumpon();
// end

endmodule
